Главный канал UCIe-S шириной 16 линий даёт 512 Гбит/с в каждую сторону на скорости 32 GT/s. Вспомогательный sideband передаёт 800 Мбит/с в каждую сторону: оба значения приведены в техническом вебинаре консорциума.
Разница между ними в 640 раз. Главный канал, по таблице характеристик того же документа, работает на расстоянии до 25 миллиметров. Медленный канал в версии 3.0 довели до 100 миллиметров. Sideband UCIe-S достаёт вчетверо дальше главного канала этого профиля. Его новая дальность не относится к быстрому потоку данных.
Один корпус, несколько кристаллов
На плате виден один прямоугольный корпус, и мы называем его процессором. Внутри корпуса может лежать один кристалл, а может несколько. Отдельный кристалл называют die, а кристалл, спроектированный как часть будущей сборки, называют chiplet. Всю конструкцию в общем корпусе называют package, а систему из нескольких кристаллов в одном корпусе иногда обозначают SiP, system in package.
Разделение процессора на части помогает управлять стоимостью производства. При одинаковой плотности дефектов больший кристалл имеет меньший выход годных. Вычислительные блоки могут выигрывать от нового технологического процесса, тогда как аналоговые схемы и ввод-вывод часто удобнее делать на другом. Готовый кристалл можно повторно использовать в нескольких изделиях, меняя только состав сборки.
Между отдельными кристаллами появляется граница, через которую надо передавать данные. Эту границу и описывает UCIe, Universal Chiplet Interconnect Express. Соединение между вычислительным блоком и вводом-выводом становится самостоятельным интерфейсом со своей полосой и задержкой.
Физический канал UCIe соединяет кристаллы в общей упаковке. Связь за её пределами требует другого физического канала; вебинар показывает такие системы с UCIe-retimer и оптикой. Как устроены линии PCIe и что означают их скорости, разбирает статья о PCIe 6/7/8.
Три слоя и один обход
Внизу физический слой, die-to-die I/O. Он отвечает за обучение линий, ремонт и разворот линий, скремблирование, аналоговую часть, тактирование, канал и вспомогательный sideband.
Над ним адаптер die-to-die. Он обеспечивает надёжную доставку: считает контрольную сумму и организует повтор там, где это нужно, управляет состоянием линка, согласует параметры и, если протоколов несколько, распределяет их по общему каналу.
Сверху протокольный слой. UCIe переносит PCIe, CXL и потоки других протоколов в режиме Streaming, например AXI, CHI, протоколы когерентности и доступа к памяти. PCIe и CXL позволяют использовать уже существующие модели обнаружения и подключения устройств. Наличие режима Streaming само по себе не определяет протокол потока: это выбирают разработчики обоих кристаллов.
Между слоями определены два интерфейса: FDI, flit-aware die-to-die interface, между протоколом и адаптером, и RDI, raw die-to-die interface, между адаптером и физикой. Благодаря им блок интеллектуальной собственности, написанный под RDI или FDI, можно подставлять в разные проекты.
Режим Raw Mode позволяет миновать адаптер и выйти прямо на RDI. Так поступают, когда нужен собственный транспорт поверх физики UCIe; свойства CRC и повторной передачи адаптера в этом случае нельзя автоматически приписывать своему потоку.
Открыть схему в полном размере
Дальность главного канала зависит от упаковки. В UCIe 3.0 sideband-only соединение UCIe-S до 100 мм позволяет управляющему кристаллу обращаться к остальным напрямую; этот предел не относится к главному каналу UCIe-A или 3D.
Упаковка решает, что возможно
Упаковка различает три профиля: UCIe-S (2D) соединяет соседние кристаллы на подложке; UCIe-A (2.5D) использует промежуточный слой с плотной разводкой; UCIe 3D соединяет кристаллы, уложенные друг на друга.
Шаг контактных выступов, bump pitch, задаёт плотность соединений. Его значения и допустимая длина канала приведены в таблице вебинара.
| Характеристика | UCIe-S (2D) | UCIe-A (2.5D) | UCIe 3D |
|---|---|---|---|
| Скорость, GT/s | 4, 8, 12, 16, 24, 32, 48, 64 | 4, 8, 12, 16, 24, 32, 48, 64 | до 4 |
| Ширина кластера, линий | 16 | 64 | 80; возможны уменьшенные варианты |
| Шаг контактов, мкм | 100 до 130 | 25 до 55 | до 10 в оптимизированном варианте; свыше 10 до 25 в функциональном |
| Длина канала | до 25 мм | до 2 мм | вертикальная связь |
У UCIe-A кластер вчетверо шире, чем у UCIe-S; пределы длины канала отличаются в 12,5 раза. У трёхмерного варианта скорость линии ограничена 4 GT/s: вебинар связывает её с частотой логики SoC и приоритетом экономии энергии. Полосу здесь набирают плотностью вертикальных соединений, поэтому малая скорость одной линии ещё не говорит о малой полосе всей сборки.
64 GT/s относятся к плоским профилям UCIe-S/A. Ширина указана для одного кластера; число кластеров у конкретного кристалла определяется его проектом.
Плотность полосы на миллиметр края и квадратный миллиметр кристалла, энергия на бит указаны как цели, targets. Для UCIe-S цель по энергии составляет 0,5 пДж на бит до 16 GT/s и 0,75 начиная с 32 GT/s. Это ориентиры консорциума для проектировщиков, а не измерения выпущенного процессора.
Что добавила версия 3.0
Версию 3.0 консорциум выпустил 5 августа 2025 года. Скорость линии выросла с прежнего максимума 32 GT/s до 48 и 64 GT/s, причём для обоих плоских профилей сразу.
На слайде 17 указана двухуровневая сигнализация NRZ. Каждая линия однонаправленная, встречный поток идёт по отдельным линиям. Для 48 и 64 GT/s используется непрерывное тактирование на четверти скорости передачи: соответственно 12 и 16 ГГц. Обязательна терминация приёмника; форму сигнала корректируют трёхотводный TX FFE и пассивный RX CTLE. Одноотводный RX DFE необязателен.
Для 48 GT/s указана битовая вероятность ошибки BER 10⁻¹⁵, а для 64 GT/s 10⁻¹². Вторая величина в тысячу раз выше. Это параметры физического канала; они сами по себе не показывают частоту повреждения данных приложения после проверки и повторов на верхних слоях.
Кластер UCIe-S шириной 16 линий на 64 GT/s переносит 64 × 16 = 1024 Гбит/с, то есть 128 ГБ/с сырой полосы в одну сторону. NRZ переносит один бит за передачу, поэтому пересчёт прямой. Из этой величины ещё нужно вычесть служебный обмен выбранного режима и протокола. В сравнении интерфейсов на слайде 15 для PCIe 6.0 x16 указаны 1024 Гбит/с на направление. У этих соединений совпадает сырая полоса, но различаются физика и геометрия.
Скорость линии в версии 3.0 не единственное изменение. В перечне нововведений вебинара рядом стоят поддержка протоколов с непрерывной передачей, перекалибровка передатчика во время работы ради экономии энергии и оптимизация состояния глубокого покоя L2. Первое расширяет круг задач: не всякий протокол укладывается в модель отдельных пакетов. Второе и третье снижают расход энергии активного и простаивающего соединения.
Полоса сборки зависит от числа кластеров и распределения трафика между кристаллами.
Медленный канал, который достаёт дальше
Sideband обслуживает обучение, согласование параметров, конфигурационные регистры и управление. Его 800 Мбит/с на направление описывают скорость передачи, а 800 МГц в разделе о дальности описывают рабочую частоту. Это разные физические величины, хотя их численные значения здесь совпадают.
Расширение дальности относится только к UCIe-S. Слайд 32 сопоставляет прежние 25 мм, в том числе для sideband-only, с новыми 100 мм. Удлинённая трасса требует соблюдения электрических условий: порогов приёмника и сопротивления драйвера не выше 60 Ом в худшем случае.
Управляющий кристалл, Director Chiplet, соединяется напрямую с остальными по sideband-only линкам. Такая звезда сокращает промежуточные переходы; быстрые каналы остаются короткими соединениями между соседями.
По sideband передают, в частности, прошивку на раннем этапе запуска и приоритетные пакеты для событий, чувствительных к задержке. Загрузка прошивки использует Management Transport Protocol, MTP.
Fast throttle и emergency shutdown используют отдельные выводы с открытым стоком, open-drain. Они передают события всей сборке с малой задержкой и не являются обычными пакетами sideband. При перегреве fast throttle вызывает быстрое снижение нагрузки; если температура продолжает расти, emergency shutdown сигнализирует источнику питания об отключении. Расположение этих выводов и трассировка относятся к уровню корпуса и не привязаны к краю конкретного UCIe-модуля.
Релиз 3.0 прямо называет функции управления опциональными. При проектировании сборки нужно проверить их поддержку каждым участвующим кристаллом и реакцию прошивки на соответствующие события.
Chiplet на границе двух стандартов
Консорциум UALink в своём каталоге спецификаций указывает, что документ Chiplet 1.01 полностью соответствует UCIe 3.0.
Возможная схема такой сборки: вычислительный кристалл внутри корпуса соединён по UCIe с интерфейсным кристаллом. Интерфейсный кристалл выводит наружу UALink для связи с другими ускорителями и коммутаторами. Профиль UALink 200G задаёт 200 Гбит/с на линию; в текущем каталоге есть также отдельный профиль 128G. Два стандарта стыкуются, но описывают разные участки: UCIe работает внутри корпуса, UALink между корпусами.
64 GT/s UCIe и 200 Гбит/с на линию UALink относятся к разным каналам и физическим уровням. Подробнее о том, что именно описывает UALink, рассказывает статья о UALink и ESUN.
Что нужно, чтобы собрать систему
Для сборки системы нужны параметры интерфейсов и корпус, в котором удастся выдержать их электрические и тепловые ограничения. Удвоение скорости линии увеличивает полосу выбранного соединения, но не исправляет узкое место в соседнем кристалле или в его протоколе.
Документы UCIe, от 1.0 до 3.0, и отдельное изменение ECN доступны по запросу через форму. Для разработки нужны полная спецификация и требования выбранной реализации.
Чтобы два кристалла заработали вместе, совпадения номера версии мало. Понадобится сверить:
- Профиль и тип упаковки: UCIe-S, UCIe-A или 3D, и соответствующие им шаг контактов и длину канала.
- Скорость линии и ширину кластера с обеих сторон, включая число кластеров.
- Передаваемый протокол и его профиль: PCIe, CXL или Streaming, и какой именно вариант.
- Карту контактных площадок и механические требования корпуса.
- Питание, тактирование и последовательность сброса.
- Управление: прошивку, топологию sideband, обязательные и необязательные функции.
- Средства отладки и проверки соответствия, а затем испытание конкретной пары.
Например, пара с совпадающими скоростью и шириной линка ещё может использовать разные протоколы Streaming или разные карты площадок. В обоих случаях потребуется изменение проекта до изготовления корпуса. UCIe задаёт общие правила физического интерфейса, адаптера и поддерживаемых режимов; интегратор выбирает совместимую комбинацию и подтверждает её испытанием.